实验日期：2011-4-15 成绩：实验题目：4选1数据选择器的实现一、实验任务通过VHDL编程，实现一个数据选择器，要求有4位数据输入端，1位数据输出端，通过2位地址输台一台一台打印机打印机打印机一台一台一台本实验通过基本门电路完成本实验通过基本门电路完成本实验通过基本门电路完成44数据选择器的设计，初步掌握数据选择
＞ω＜ EDA实验报告4选1数据选择器的实现05-19 4选1数据选择器的逻辑符号如图1所示，其功能见表1。由表1可知，数据选择器在控制输入信号s1和s2的控制下，使输入数据信数据选择器74LS153所谓双数据选择器.其引脚排列及逻辑符号如下所示：1G、2G2C0～2C3辨别为两个4数据选择器的数据输入端；Y1、Y2为两个输出端.1G(2G)=1时，多路开关
4选1数据选择器原理图：mode_41模块：modulemode_41(d,a,y);inputwire[3:0]d;inputwire[1:0]a;outputwirey;assigny=(d[0]&(~a[1])&(~a[0]))|(d[1]&(~a[1])&a[0])|(d[2]&a[1]&(~a[0]四选一选择器——刷题地址2.代码2.1 写法1——三目运算符？ assign语句+三目运算符？ `timescale1ns/1nsmodulemux4_1(input[1:0]d1,d2,d3,d0,input[1:0]sel
(0)B/C / ( A)B/C ( A)BC/ (1)BC (4)将变形后的逻辑函数与四选一数据选择器的输出逻辑式进行比较得：4/5 数据选择器设计组合逻辑电路例题Y D0 A1/ A0/ D爱问文库提供优质的实验一4选1数据选择器下载，可编辑，可替换，更多实验一4选1数据选择器资料，快来爱问文库下载！
1 1 in3 sel(1) sel(0) out MUX in0 in1 in2 in3 4选1数据选择器实例1 module mux4_1(out,in0,in1,in2,in3,sel); output out; input in0,in1,in2,in3; input[1:0] sel; 新建工程，选择目录，器件，“finish”完成使用Verilog设计文件，file下新建.v设计文件，程序使用如上链接中的第一个程序，行为级描述语言，编译通过后保存。再给4选1数选器新建工程，选
